زبان های Verilog و VHDL از پشتیبانی گسترده ای در صنعت برخوردار دارند. هر دو زبان استاندارد IEEE هستند و توسط ابزارهای سنتز ASIC و FPGA پشتیبانی می شوند. زبان های مورد استفاده برای طراحی مدارهای آنالوگ، مانند Spice نقش بسیار مهمی در تشخیص مسیرهای بحرانی از نظر زمانبندی ایفا می کنند. اما این زبان ها در طرح های بزرگ، بار محاسباتی زیادی را تحمیل می کنند و سبک های انتزاعی طراحی را پشتیبانی نمی کنند و هنگام استفاده از یک مقیاس وسیع، غیر عملی می شوند. زبان های مرکبی مانند Verilog A در طراحی مدارهای سیگنال مختلط که دارای مدارهای آنالوگ و دیجیتال هستند، استفاده می شوند. در حال حاضر، زبان های طراحی سطح سیستم از قبیل SystemC برای پشتیبانی سطوح انتزاع طراحی بالاتر از آنچه توسط Verilog یا VHDL پشتیبانی می شوند، ظهور کردهاند. در این راهنما به معرفی SystemC به عنوان یک زبان کارآمد برای طراحی در سطح سیستم میپردازیم.
