AD976: 16-Bit, 100 kSPS BiCMOS A/D Converter

-- AD976: 16-Bit, 100 kSPS BiCMOS A/D Converter

-- ***NOTE: Input Range: +-10 V

--

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.NUMERIC_STD.ALL;

--==============================================================================--

entity ad976_ctrl is

  Generic

  ( 

    clk_rate    : natural := 100;          -- clk frequency in MHz   

    -- Time Between Conversions: 10 us

    sample_rate : natural := 100           -- 100 kSPS Throughput

  );

  Port

  (

    clk         : in  std_logic;

    adc_db      : in  std_logic_vector(15 downto 0); -- fast 16-bit adc

    adc_busy_n  : in  std_logic;           -- busy

    adc_cs_n    : out std_logic;           -- chip select

    adc_rc      : out std_logic;           -- read/convert

    adc_en      : in  std_logic;           -- reset

    adc_clk     : out std_logic;           -- adc_ready

    dout        : out std_logic_vector(15 downto 0); -- dout

    dready      : out std_logic            -- dout_ready

  );   

end ad976_ctrl;

...

پیاده سازی عمل تقسیم یک عدد صحیح ۶۴ بیتی به یک عدد صحیح ۳۲ بیتی

-- 64-Bit by 32-Bit Division

entity div64 is

  port

  (

    rst_n    : in  std_logic; -- Active Low

    clk      : in  std_logic;   

    -- Asserting the HOLD input at any time will freeze the operation, until HOLDN is de-asserted.

    holdn    : in  std_logic; -- Active Low

    op1      : in  std_logic_vector(64 downto 0); -- operand 1 (dividend)

    op2      : in  std_logic_vector(32 downto 0); -- operand 2 (divisor)

    flush    : in  std_logic; -- Flush current operation - Active High

    signed   : in  std_logic; -- Signed division - Active High

    start    : in  std_logic; -- The division is started when '1' is samples on START on positive clock edge.     

    ready    : out std_logic; -- The division operation takes 36 clock cycles

--   

-- Condition codes

--

-- ICC[3] - Negative result

-- ICC[2] - Zero result

-- ICC[1] - Overflow

-- ICC[0] - Not used. Always '0'

--

    icc      : out std_logic_vector(3 downto 0); -- ICC - Negative result, zero result and overflow are detected

--

-- Divide Overflow Detection and Value Returned

--

-- unsigned quotient > 2**31-1 --> result = 0xffffffff

-- positive quotient > 2**31-1 --> result = 0x7fffffff

-- negative quotient > 2**31-1 --> result = 0x80000000

--

    result   : out std_logic_vector(31 downto 0) -- div result - The result is rounded towards zero   

    -- The divider leaves no remainder.

);

end;

...

Shift Left, Shift Right - VHDL

return signed/unsigned <= shift_right/ shift_left (arg: signed/unsigned; count: natural);

There are two types of shifts:

1- Logical

2- Arithmetic.

A logical shift means that the new bits are replaced with zeros.

An Arithmetic shift means that the replaced bits are substituted in order to maintain the sign of the original number.

* Shift functions are found in numeric_std package file

* Type of shift depends on input to function. Unsigned=Logical, Signed=Arithmetic

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using

-- arithmetic functions with Signed or Unsigned values

use IEEE.NUMERIC_STD.ALL;

...

std_logic_vector <=

std_logic_vector(shift_right/shift_left (unsigned/signed (std_logic_vector), to_integer(unsigned(std_logic_vector))));

...

جدیدترین پروژه های انجام شده (مهر ماه 96)

Sort Algorithm	HD Language	Design Software	حداقل قیمت
BubbleSort	VHDL	ISE 14.4	50،000 تومان
SelectionSort	VHDL	ISE 14.4	50،000 تومان
BitSort	VHDL	ISE 14.4	100،000 تومان
FourFIFOSort	VHDL	ISE 14.4	200،000 تومان

برگزاری دوره جامع طراحی دیجیتال با FPGA در کرج

مخاطبان دوره: مهندسان، دانشجویان و دانش آموزان رشته‌های مرتبط و علاقمند به افزایش مهارت‌های تخصصی در حوزه سیستم های دیجیتال توکار

پیش‌نیاز دوره: آشنایی عمومی با مدارات منطقی

مدت دوره: 10 جلسه 3 ساعته

زمان برگزاری: پنجشنبه ها و جمعه ها

مکان برگزاری: کرج - سه راه گوهردشت - جنب ایستگاه تاکسی گوهردشت - برج گوهر - طبقه 4 - واحد 12

هزینه ثبت‌نام: 300‏‎ ‎هزار تومان بابت ده جلسه آموزش حضوری،DVD ‎‏ نرم‌افزارها و مستندات و پذیرایی

Frequency Divider

entity clk64khz is

    port (

        clk    : in  std_logic;    -- 50mhz

        reset  : in  std_logic;

        clk_out: out std_logic    -- 2khz

    );

end clk64khz;

 

architecture behavioral of clk64khz is

    signal temporal: std_logic;

    -- scaling factor = fin/fout = 25000