گروه فنی مهندسی آرکام

WARNING:HDLCompiler:751

Re-declaration of ANSI port x is not allowed

The outputs of a primitive, internally can be of type net or reg, externally the outputs MUST be connected to a variable of type net.

برای اتصال خروجی (Net) بیرونی یک زیرماژول به ورودی (Net / Reg) بیرونی زیرماژول دیگر و خروجی (Net / Reg) درونی ماژول اصلی (Top) نیازی به تعریف یک Wire دیگر نداریم ...! چی گفتم!

WARNING:HDLCompiler:946

Actual for formal port x is neither a static name nor a globally static expression

یعنی! استاتیک نیست! متغیر است!

In a port map NO functions SHOULD be used!

این محدودیت در Verilog وجود ندارد!

***Note: ISE Design Suite does not support VHDL 2008.