رفع مشکل نرم افزار ‏MATLAB‏ نسخه ‏R2013a‏ به همراه فایل لایسنس

اگر در مراحل راه اندازی MATLAB، از شما فایل license درخواست شد، با انتخاب گزینه‌ی Browse، از دایرکتوری سیستم خود، به محل ذخیره‌ی فایل license.dat مراجعه کرده و آن را انتخاب کنید. (فایل مربوطه در ضمیمه موجود است)...

رفع مشکل بسته شدن ‏ISE Design Suite 14.7‎‏ در ویندوز 8 و 10

1 - در مکانی که نرم افزار را نصب کرده اید، به مسیر Xilinx\14.7\ISE_DS\ISE\lib\nt64 بروید.

2 - فایل libPortability.dll را پیدا کرده و نامش را به libPortability.dll.orig تغییر دهید.

3 - یک کپی از libPortabilityNOSH.dll بگیرید و نام آن را به libPortability.dll تغییر دهید و در همان پوشه Paste کنید.

4 - مجدداً یک کپی از libPortabilityNOSH.dll بگیرید؛ ولی این بار در مسیر Xilinx\14.7\ISE_DS\common\lib\nt64 آن را Paste کنید.

5 - به مسیر Xilinx\14.7\ISE_DS\common\lib\nt64 بروید و libPortability.dll را پیدا کرده و به libPortability.dll.orig تغییر نامش دهید.

6 - در همین مسیر libPortabilityNOSH.dll را به libPortability.dll تغییر نام دهید.

AD9648 - 14-Bit, 125 MSPS/105 MSPS, 1.8 V Dual ADC

The AD9648 is a monolithic, dual-channel, 1.8 V supply, 14-bit, 105 MSPS/125 MSPS analog-to-digital converter (ADC).

 

entity ad9648_adc_ctrl ‎ is

    port

    (

        clock_in  : in  std_logic;

 

        adc_a     : in  std_logic_vector(13 downto 0);

        adc_b     : in  std_logic_vector(13 downto 0);

        adc_sdio  : out std_logic;

        adc_sclk  : out std_logic;

        adc_csb   : out std_logic;

        adc_oeb   : out std_logic;

        adc_pdwn  : out std_logic;

        adc_clk_p : out std_logic;

        adc_clk_n : out std_logic

    );

Spartan-6 FPGA - Single-Ended I/O Standard DC Input and Output Levels

* The IOSTANDARD default for single-ended I/O is LVCMOS25, for differential I/Os the default is LVDS_25.

 

I/O Standard	VIL		VIH		VOL	VOH
	V, Min	V, Max	V, Min	V, Max	V, Max	V, Min
LVTTL	–0.5	0.8	2.0	4.1	0.4	2.4
LVCMOS33	–0.5	0.8	2.0	‎4.1‎	0.4	VCCO – 0.4
LVCMOS25	–0.5	0.7	1.7	4.1	0.4	VCCO – 0.4

 

* To use LVCMOS25 inputs when VCCO is not 2.5V, VCCAUX must be set to 2.5V.

* Single-ended I/O outputs that are not available in Banks 0 and 2.

* VCCO required when using I/O standard for an OUTPUT...

USB-JTAG Programming Cable

* Digilent USB-JTAG

1. Disconnect the cable and make sure that you have administrator privileges.

2. Cd (change directory) to <Xilinx install>\digilent.

3. Run install_digilent.exe and complete the installation wizard.

4. Reconnect the cable

 * Xilinx Platform Cable USB-JTAG

LTC1668 - 16-Bit, 50Msps DAC

The LTC1668 is a 16-bit, 50Msps differential current output DAC...

The DAC output current, IOUTFS, is nominally 10mA, and can be adjusted down to 1mA.

Vout = Iout * R

خب! پس با تغییر مقدار مقاومت، می توانیم Gain مدار را تغییر دهیم... یا می توانیم از یک Programmable Gain Amplifier استفاده کنیم...

The LTC1668 have parallel inputs that are latched on the rising edge of the clock input. This accept CMOS levels from either 5V or 3.3V logic and can accept clock rates of up to 50MHz.

خب! پس با دادن یک پالس کلاک می توانیم خروجی آن را ثابت نگه داریم... و یک سیگنال نردبانی درست کنیم...

The LTC1668 input logic thresholds, VIH = 2.4V min, VIL = 0.8V max, work with 3.3V or 5V CMOS levels over temperature.

خب! پس سطح ولتاژ کاریش همان LVTTL است...

The main advantage of this DAC unit is its very small settling time of approximately 20 ns, i.e., the overhead time due to the digital to analog conversion process is limited.

SFDR، نسبت مقدار سیگنال (Fundamental Signal) به مقدار بدترین سیگنال مزاحم (Spurious Signal) در خروجی ماژول است؛ قطع نظر از این که در کجای طیف فرکانسی واقع شده است. بدترین مزاحم ممکن است هارمونیک های سیگنال اصلی باشد یا نباشد. 

Which versions of System Generator are compatible with which versions of ISE design tools and ‎MATLAB?‎

ISE Design Suite System Edition	MATLAB	Mentor Graphics ModelSim
14.7	2012a, 2012b, 2013a & 2013b	10.1b
14.4	2011a, 2011b, 2012a & 2012b	10.1a
12.4	2010a & 2010b	6.5c
9.2	2006b & 2007a	6.1f

High Speed, Synchronous, Parallel Bus for Xilinx Spartan-6 FPGA‎

There is a dedicated clock routing structure named BUFIO2 for sampling input pins. The IOCLK output of the BUFIO2 MUST be used to drive the input pad flip-flop clock. The DIVCLK output of the BUFIO2 MUST be connected to a global clock buffer (BUFG) and is used to drive internal logic.

 

The BUFIO2s must be in the same half side of the device as the data pin being clocked.

 

The BUFIO2 takes a GCLK clock input and generates two clock outputs and a strobe pulse.

* IOCLK – normal output

* DIVCLK – divided output (by 1,2,3,4,5,6,7,8)

* SERDESSTROBE - clock network output used to drive IOSERDES2

 

The ODDR2 uses a clock and it's counter clock, so if the clock is really fast or has not a 50% duty cycle, use a PLL (DCM) for generating clock and not_clock. 

چطور یک برد آموزشی FPGA مناسب برای یادگیری انتخاب کنیم؟

ایده‌های دیجیتالی‌تان را با کمترین هزینه!!! و در خانه عملی کنید. قیمت: ۲۹۷۰۰۰ تومان!!!

این نوع قیمت گذاری بیشتر من یاد پوشاک و کفش می اندازه تا یک برد آموزش FPGA ...

 

Mojo-V3-Spartan-6	200,000 تومان
Posedge1-Spartan-6	200,000 تومان
easyFPGA-Spartan-6 همراه با پروگرامر	350,000 تومان
easyFPGA-Spartan-6‎‏ بدون پروگرامر	‏200,000 تومان
ALINX-Spartan-6 بدون پروگرامر	250,000 تومان
Farad1-Spartan-6	‏300،۰۰۰ تومان
پروگرامر JTAG / Xilinx	120,000 تومان

درایور مبدل ‏USB‏ به ‏RS485‎‏ (چیپ ‏CH340‎‏ و ‏CH341‎‏)‏

http://www.wch.cn/download/CH341SER_EXE.html

DG612 – High-Speed, Low-Glitch D/CMOS Analog Switch

entity dg612_ctrl is

    generic

    (

-- Many synthesis tools support only integer generics.

        sw_on_g               : integer := 50;

        sw_off_g              : integer := 50

    );

    Port

    (

        clk                   : in STD_LOGIC;

        rst                   : in STD_LOGIC;

        sw                    : out STD_LOGIC

    );

end dg612_ctrl;

--==============================================================================--

architecture Behavioral of dg612_ctrl is

--==============================================================================--

-- An integer range 0 to N-1 synthesizes to a bus of width log2 N bits. The value

-- is represented as a binary number. Negative numbers are represented in two's

-- complement format.

    signal   sw_cnt           : integer;

    signal   sw_i             : std_logic;

...

SMARC-FiMX6

اصلا!!! خریدش را توصیه نمی کنم... با کوچکترین ضربه ... افتادن از ارتفاع 10 سانتی ... سلف پشت ماژول به راحتی می شکند ... 

Ka-Ro TX28-4031‎

Name	Architecture	Processor	RAM	NAND	eMMC	SD	USB	SATA	Ethernet	Wireless
Raspberry Pi 3	ARMv8 Cortex-A53	Broadcom BCM2837 1.2GHz	1GB			Micro	4		10/100	B/G/N, Bluetooth
ZedBoard	ARMv7 Cortex-A9	Xilinx Zynq 7000 1GHz Dual-core	512MB	256MB		Full	1		Gigabit
SMARC-FiMX6-D-1G	ARMv7 Cortex-A9	Freescale i.MX6 Cortex A9 1GHz Dual-core 512KB L2 Cache	1GB		4GB				Gigabit
PandaBoard	ARMv7 Cortex-A9	TI OMAP 4430 1GHz Dual-core	1GB			Full	2		10/100	B/G/N, Bluetooth
Cubieboard	ARMv7 Cortex-A8	Allwinner A10 1GHz	1GB	4GB		Micro	2	1	10/100
BeagleBoard	ARMv7 Cortex-A8	TI OMAP 3530 720MHz	256MB	256MB		Full	1		10/100

Interferometric Fiber Optic Gyroscopes (IFOG) ‎

راه اندازی ماژول فاصله سنج آلتراسونیک SRF05 با زبان VHDL

library IEEE;

    use IEEE.STD_LOGIC_1164.ALL;

    use IEEE.STD_LOGIC_UNSIGNED.ALL;

    use IEEE.NUMERIC_STD.ALL;

--==============================================================================--

-- An entity contains a port that defines all inputs and outputs to a file.

entity srf05_ctrl is

    port

    (

        clk             : in     STD_LOGIC;

        trig            : out    STD_LOGIC;

        echo            : in     STD_LOGIC;

--~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~--

-- Std_logic is the type that is most commonly used to define signals, but there

-- are others that you will learn about...

--~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~--

        distance        : out    STD_LOGIC_VECTOR(8 downto 0)

    );

end srf05_ctrl;

...

موضوع: در خواست استعفا

بسمه تعالی

جناب آقای علی نوری

موضوع: در خواست استعفا

 باسلام

بدینوسیله اینجانب محمد نوری به شماره کارمندی 171 از تاریخ 3/95 در این شرکت در واحد نرم افزارهای مدیریت و پایش مشغول به کار می باشم. به دلایل شخصی / کاری تقاضای استعفای خود را از تاریخ 8/96 به حضور محترم اعلام می نمایم.

در مدت همکاری خود در این مجموعه، بسیار از رهنمودها و آموزش ها بهره مند شده و امیدوارم همکاری بنده نیز برای این شرکت مثمر ثمر بوده باشد.

خواهشمند است دستور فرمایید اداره امور کارکنان در ارتباط با درخواست اینجانب، اقدام لازم را مبذول نماید. اینجانب تا زمان تسویه حساب در خدمت شرکت بوده و آمادگی دارم در صورت نیاز، آموزش فرد جدید در تصدی این شغل را به عهده بگیرم.

پیشاپیش از حسن نظر جنابعالی کمال تشکر را کرده و توفیق روز افزون شما و همکاران محترم مجموعه را از خداوند متعال خواستارم.

با تشکر

Design and Implementation of a New Persian Digits OCR Algorithm On FPGA Chips

DESIGN AND IMPLEMENTATION OF A NEW PERSIAN DIGITS OCR

ALGORITHM ON FPGA CHIPS

Navid Toosizadeh and Mohammad Eshghi

Electrical and Computer Engineering Department, Shahid Beheshti University

Evin, 1983963113, Tehran, Iran

phone: + (98) 29901, fax: + (98) 21241-7940, email: [e-mail], [e-mail]

web: www.sbu.ac.ir

به درخواست یکی از دوستان ... با VHDL، باز پیاده سازیش کردم ... متن مقاله که چند ایراد داشت ... ایده مطرح شده، قابل گسترش به حروف فارسی هم نبود ... بیشتر بدرد حرف بزرگ انگلیسی (لاتین) می خورد ... در کل که چیز مسخره و بدرد نخوری بود ... اما قابل تحسین برای یک پروژه دانشجویی مقطع کارشناسی!!! ... نمی دانم چه اصراری بوده که مقاله را انگلیسی منتشر کرده اند ...

روند طراحی سیستمی مجهز به پردازندهی MicroBlaze و سیستم عامل Xilkernel، با استفاده از نرم افزارهای EDK

https://www.aparat.com/v/Nogzt

راه اندازی نمایشگر LCD کاراکتری 1602 با VHDL

https://www.aparat.com/v/SrYoV

vga_800x600_60hz