راه اندازی نمایشگر LCD کاراکتری 1602 با VHDL

https://www.aparat.com/v/SrYoV

vga_800x600_60hz

جدیدترین پروژه های انجام شده (آذر ماه 96)

Sort Algorithm	HD Language	Design Software	حداقل قیمت
triple_duplex_redundancy	VHDL	ISE 14.4	75،000 تومان
self_purging_redundancy	VHDL	ISE 14.4	75،000 تومان
multiplier_4x4	VHDL/Verilog	ISE 14.4	25،000 تومان
decoder_3to8	VHDL	ISE 14.4	10،000 تومان
johnson_counter	VHDL	ISE 14.4	25،000 تومان
parity_gen	VHDL	ISE 14.4	10،000 تومان
ripple_counter	Verilog	MAX+plus II 10.2	25،000 تومان

X Counter Tester

It is designed to allow you to test X recorders before placing them in the field to gather important data. With it you can identify potential problems before they occur, saving time and money.

library IEEE;

    use IEEE.STD_LOGIC_1164.ALL;

    use IEEE.STD_LOGIC_ARITH.ALL;

    use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity counter is

      generic

    (

        data_width       : positive := 32

    );

   

    port

    (

        clk              : in    std_logic;

        rst_n            : in    std_logic;

        start            : in    std_logic;       

        count            : out   std_logic_vector (data_width - 1 downto 0)

    );

end counter;

architecture Behavioral of counter is

 

    signal start_r,start_r2 : std_logic;

    signal count_i : std_logic_vector (data_width - 1 downto 0);

begin

    process (clk, rst_n)

        begin

        if (rising_edge(clk)) then

            if(rst_n = '0') then

                start_r <= '0';

                start_r2 <= '0';

                count_i <= (others => '0');

            else

                start_r <= start;

                start_r2 <= start_r;

                if(start_r = '1' and start_r2 = '0') then

                    count_i <= (others => '0');

           

                elsif(start_r = '1') then

                    count_i <= count_i + '1';

               

                end if;

            end if;

        end if;

    end process;

    count <= count_i;

end Behavioral;

GS8320Z18/36T - 36Mbit Synchronous Static SRAM

entity gs8320z36gt_sram_ctrl is

    generic

    (

        sram_hold_time      : time        := 500 ps;

        read_after_write    : integer     := 0;

        data_width          : integer     := 36;

        addr_width          : integer     := 20

    );    

    port   

    (   

        clk                 : in          std_logic;

        rst                 : in          std_logic;

   

        sram_addr           : in          std_logic_vector(addr_width-1 downto 0);

        sram_rd_en          : in          std_logic;

        sram_wr_en          : in          std_logic;

   

        sram_din            : in          std_logic_vector(data_width - 1 downto 0);

        sram_dout           : out         std_logic_vector(data_width - 1 downto 0);

   

        sram_rd_ack         : out         std_logic;

        sram_wr_ack         : out         std_logic;

   

        SRAM_DQ             : inout       std_logic_vector(data_width - 1 downto 0);

        SRAM_A              : out         std_logic_vector(addr_width - 1 downto 0);

        SRAM_CLK            : out         std_logic;

        SRAM_CLKEL          : out         std_logic;

        SRAM_WL             : out         std_logic;

        SRAM_GL             : out         std_logic;

        SRAM_E1L            : out         std_logic;

        SRAM_BAL            : out         std_logic;

        SRAM_BBL            : out         std_logic;

        SRAM_ADV            : out         std_logic;

        SRAM_ZZ             : out         std_logic;

        SRAM_FTL            : out         std_logic;

        SRAM_LBOL           : out         std_logic

    );

end entity;

...

    signal io_direction     : std_logic; -- output = '0' / input = '1'

...

    IOBUF1_for:

    for i in 0 to data_width - 1 generate

        IOBUF_Inst: IOBUF

        port map

        (

            O                => sram_dout(i),

            IO               => SRAM_DQ(i),

            I                => sram_din_r3(i),

            T                => io_direction

        );

    end generate;

LTC2242-12 - 12-Bit, 250Msps ADC - Linear Technology

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

 

library UNISIM;

use UNISIM.vcomponents.all;

--==============================================================================--

entity ltc2242_adc_ctrl is

    Port

    (

        ADC1_DOUT_P          : in std_logic_vector(11 downto 0);

        ADC1_DOUT_N          : in std_logic_vector(11 downto 0);

       

        ADC1_OF_P            : in std_logic;

        ADC1_OF_N            : in std_logic;

       

        ADC1_CLKOUT_P        : in std_logic;

        ADC1_CLKOUT_N        : in std_logic;

        adc1_dout            : out std_logic_vector(11 downto 0);

 

        clk1_240mhz          : out std_logic;

    );

end ltc2242_adc_ctrl;

--==============================================================================--

...

    Loop1: for i in 0 to 11 generate

        IBUFDS_inst1 : IBUFDS

        generic map

        (

طراحی مدار کنترل کننده آسانسور یک ساختمان سه طبقه

module elevator_cntlr

    (

        // inX: input for going to Xst floor

        input     clk, rst, inG, in1, in2, inopen, inclose,

        output    open, close, up, down

    );

...

DS18B20 : Programmable Resolution 1-Wire Digital Thermometer

-- DS18B20: Programmable Resolution 1-Wire Digital Thermometer

--

-- The DS18B20 digital thermometer provides 9-bit to 12-bit Celsius temperature

-- measurements and has an alarm function with nonvolatile user-programmable upper

-- and lower trigger points.

--

-- Each DS18B20 has a unique 64-bit serial code, which allows multiple DS18B20s to

-- function on the same 1-Wire bus.

--

-- The temperature data is stored as a 16bit sign-extended two’s complement number

-- in the temperature register. The sign bits (S) indicate if the temperature is

-- positive or negative: for positive numbers S = 0 and for negative numbers S = 1.

--==============================================================================--

library IEEE;

    use IEEE.STD_LOGIC_1164.ALL;

    use IEEE.STD_LOGIC_ARITH.ALL;

    USE IEEE.NUMERIC_STD.ALL;

    use IEEE.STD_LOGIC_UNSIGNED.ALL;

--==============================================================================--

entity DS18B20 is

    port

    (

        CLK                     : IN     STD_LOGIC;

----------------------------------------------------------------------------------

        SENSOR_ADD_RECEIVED     : OUT    STD_LOGIC_VECTOR(64-1 DOWNTO 0);

        TEMP                    : OUT    STD_LOGIC_VECTOR(16-1 DOWNTO 0);

----------------------------------------------------------------------------------

        -- Data Input/Output. Open-drain 1-Wire interface pin.

        TEMP_SENSOR_DIO         : INOUT  STD_LOGIC;

----------------------------------------------------------------------------------

        test_sensor             : OUT    STD_LOGIC;

    );

end DS18B20;

...

Triple Modular Redundancy

در افزونگی سه گانه ماژولار (Triple Modular Redundancy)، سه سامانه‌ی مشابه، دستگاه مورد نظر را کنترل می کنند. این مدل بیش تر در صنایع هوایی (Space Satellite System) که هزینه‌ی توقف و ایمنی بسیار زیاد است استفاده می شود. داور (Voter) تصمیم می گیرد که کدام سامانه، کنترل را به عهده بگیرد. در TMR انتخاب سامانه براساس قانون حداکثری صورت می گیرد (Majority Logic Gate). در صورت دریافت سه پاسخ متفاوت، داور باید تصمیم بگیرد که کدام درست است و یا این که دستگاه را از خدمت خارج کند. بنابراین تصمیم گیری در TMR آسان و سریع است. مشکل اصلی سامانه‌ی TMR هزینه‌ی آن است که حدودا سه برابر یک سامانه‌ی بدون افزونگی خواهد بود.

VGA Character Controller

-- Definition of Generics

-- Port Declaration

-- Definition of Ports:

entity fonts is

 

    port

    (

        addr            : in    std_logic_vector(5 downto 0);

        column          : in    std_logic_vector(2 downto 0);

        row             : in    std_logic_vector(2 downto 0);

        pixel           : out   std_logic

    );

end fonts;

--==============================================================================--

architecture Behavioral of fonts is

--==============================================================================--

-- Constant Declarations

-- Signal and Type Declarations

  type font_table is array (0 to 511) of std_logic_vector(7 downto 0);

  constant rom_512x8 : font_table := (

 

    "00011000", --     **       

    "00111100", --    ****      

    "01100110", --   **  **     

    "01111110", --   ******     

    "01100110", --   **  **     

    "01100110", --   **  **     

    "01100110", --   **  **     

    "00000000", --

...

SJA1000 Stand-Alone CAN Controller

entity sja1000_can_ctrl is

      port

      (          

            clk               : in        std_logic;

            rst               : in        std_logic;

           

            CAN_INTL          : in        std_logic;

            CAN_AD            : inout     std_logic_vector(7 downto 0);

            CAN_ALE           : out       std_logic;

            CAN_CSL           : out       std_logic;

            CAN_RDL           : out       std_logic;

            CAN_WRL           : out       std_logic;

            CAN_RSTL          : out       std_logic;

           

            can_baud_rate     : in        std_logic_vector(1 downto 0);

            can_data_strb     : in        std_logic;

            can_data          : out       std_logic_vector(15 downto 0);

            can_data_rdy      : out       std_logic;

           

            can_error_id      : out       std_logic_vector(7 downto 0);

            can_servo_type    : out       std_logic;

            can_servo_error   : out       std_logic_vector(1 downto 0);

           

            can_disconnect    : out       std_logic

      );

end sja1000_can_ctrl;

...

جدیدترین پروژه های انجام شده (مهر ماه 96)

Sort Algorithm	HD Language	Design Software	حداقل قیمت
BubbleSort	VHDL	ISE 14.4	50،000 تومان
SelectionSort	VHDL	ISE 14.4	50،000 تومان
BitSort	VHDL	ISE 14.4	100،000 تومان
FourFIFOSort	VHDL	ISE 14.4	200،000 تومان

پیاده سازی حافظه با دسترسی تصادفی در نرم افزار مکس پلاس

https://www.aparat.com/v/l8Zah

Durable UD311

فلش مموری ای‌دیتا (ADATA) مدل Durable UD311 بسیار کوچک و سبک وزن است و از تکنولوژی ساخت Chip-on-Board بهره می‌برد تا در مقابل ضربه و آب مقاوم باشد. اما ... خیلی زود می سوزد ... پس نخرید ...

گروه معماری آموزه های هزاره سوم

نحوه شبیه سازی سخت افزار در محیط نرم افزار Modelsim

https://www.aparat.com/v/67CL1

پیاده سازی مُولد آدرس با زبان توصیف سخت افزار وریلاگ

module address_generator

#(

      ADDR_WIDTH = 10,

      ADDR_TOP   = 1000

)

(

      clk,

      rst,

      clk_en,

      sof,

      addr

);

      input clk, rst, clk_en;

      input sof;

      output reg [ADDR_WIDTH - 1: 0] addr;

      always @ (posedge clk) begin

            if (rst) begin

                  addr <= 0;

 

            end else begin

                  if (sof) begin

                        addr <= 1;

                 

                  end else begin

                        if (addr == ADDR_TOP)

                              addr <= 0;

 

                        addr <= addr + 1;

                  end

            end

      end

endmodule

شبیه سازی سخت افزار در محیط Xilinx ISE

MAX+PLUS II

- Launch MaxPlus II 10.2 Baseline.

- Open the text editor (MaxPlus II -> Text Editor), or open an existing project (File -> Open).

- Enter your VHDL code.

- Save it with the extension .vhd (or *.v).

- Set the project to the current file: File -> Project -> Set Project to Current File.

برگزاری دوره جامع طراحی دیجیتال با FPGA در کرج

مخاطبان دوره: مهندسان، دانشجویان و دانش آموزان رشته‌های مرتبط و علاقمند به افزایش مهارت‌های تخصصی در حوزه سیستم های دیجیتال توکار

پیش‌نیاز دوره: آشنایی عمومی با مدارات منطقی

مدت دوره: 10 جلسه 3 ساعته

زمان برگزاری: پنجشنبه ها و جمعه ها

مکان برگزاری: کرج - سه راه گوهردشت - جنب ایستگاه تاکسی گوهردشت - برج گوهر - طبقه 4 - واحد 12

هزینه ثبت‌نام: 300‏‎ ‎هزار تومان بابت ده جلسه آموزش حضوری،DVD ‎‏ نرم‌افزارها و مستندات و پذیرایی